作为一个集成电路行业的IC前端设计人员，在日常的工作中，除了将算法代码用硬件语言Verilog HDL描述出来之外，很大的一部分时间，都是来进行各种各样的仿真。今天咱们就来谈谈我们经常用到的一些仿真工具，以及一些相关的内容。

首先我们先大概了解一下，仿真在芯片设计中的位置，然后再试图回答一下，为什么会有不同阶段、不同类型的仿真工作要做。

一般逻辑设计人员拿到算法模型之后，会先进行逻辑开发，即用Verilog HDL实现算法，一般我们称之为RTL（register transfer level）设计阶段。

RTL设计阶段完成之后，进入验证阶段，验证一般分为EDA仿真验证和FPGA功能验证。今天我们只谈EDA仿真验证。

ncverilog VS. VCS

在EDA仿真验证阶段，我们开始第一阶段的功能性仿真，一般常用的仿真工具有以下两种：

• Ncverilog.这是Cadence的一款Verilog HDL仿真器，具体的介绍，我已经在《Cadence的功能仿真工具ncverilog，你了解它吗？》文章中，做了详细介绍，包括ncverilog的执行过程，以及option选项的解释，感兴趣的可以翻看以前的文章。
• VCS.这是Synopsys（EDA界的另一座大山）的Verilog HDL仿真器。

随着EDA工具的不断演进，不同产品之间的差异性很小，只要掌握了其中一种，其他公司功能相同的工具，就能够很快上手。

RTL仿真 VS. 门级仿真

第一阶段具体的仿真对象就是在设计阶段得到的RTL代码。需要说明的是，RTL（register transfer level），顾名思义，是用寄存器传输级的描述方式，描述数字电路的数据流。可以认为RTL是一种中间状态，后面我们会通过其他综合工具（例如：Design Compiler），将RTL映射到某种工艺库（通常我们所说的40nm\7nm工艺等等），生成对应工艺库下的门级网标。

在RTL仿真阶段，我们认为数据在传输过程中，是在一种理想状态下，即信号在传输过程中没有延时，并且数字信号从0-1或者1-0的跳变过程，瞬间完成。

但是我们都知道，在实际的电路中，情况并非如此。

在真实的芯片中，延时有线延时以及门延时。为了得到更可靠、更真实的仿真仿真结果，除了对RTL进行仿真之外，我们会在综合完成之后，进行第二阶段的仿真，即对生成的门级网标再次进行仿真。

进行门级仿真主要有两个目的：

1. 保证RTL与门级网标的一致性。在合成过程中，综合工具为了满足约束条件，会进行优化，所以会出现merge和removal的情况。虽然有专门的一致性比对工具，进行门级网标和RTL的对比，但是门级网标仿真同样重要。
2. 在门级仿真过程中，会加入延时文件，模拟线延时和门延时，得到更加可靠的仿真结果。

两种功能仿真的对比

RTL仿真速度快，但是真实性稍微欠缺。门级仿真速度慢，但是更加接近于芯片真实的工作状态。

两者互相补充，确保仿真的速度和真实性。

小结

仿真验证工作时间在整个芯片周期中，占有非常大的比例。随着芯片复杂度、集成度的不断提升，仿真验证时间还在不断跟着提升，所以仿真验证工作的重要性，就不言而喻了。

今天我们了解了常用的仿真工具，以及两种不同阶段的仿真。上面我们提到，在门级仿真中，我们会加入一些延时信息，那具体的延时信息有哪些？是怎么作用的呢？请继续关注我后面的文章。